GERİ DÖN
Ders Öğretim Planı
| Dersin Kodu | Dersin Adı | Dersin Türü | Yıl | Yarıyıl | AKTS |
|---|---|---|---|---|---|
| EEMYL525 | VHDL İLE FPGA TASARIMI | Seçmeli Ders Grubu | 1 | 2 | 5,00 |
Dersin Seviyesi
Yüksek Lisans
Dersin Sunulduğu Dil
Türkçe
Dersin Amacı
Bu ders sayısal sistemlerin VHDL kullanarak tasarımı ve FPGA üzerinde gerçeklenmesini kapsamaktadır. Bu ünite tasarım metodolojileri, donanım modellenmesi ve yüksek-seviyeli sentezleme üzerinde yoğunlaşmaktadır. Özellikle FPGA’ler üzerinde çalışan donanım gerçeklemelerinin tasarımı üzerinde durulacaktır. Ders kapsamında VHDL temelleri, sayısal tasarım pratikleri ve tasarımların denenmesi amaçlı test ortamları yazılması konuları bulunmaktadır
Dersi Veren Öğretim Görevlisi/Görevlileri
Öğrenme Çıktıları
| 1 | Sayısal sistemlerin tasarımında teknikleri ve metotları kullanabilecek, |
| 2 | Sistem tasarımı için sayısal tasarım akışlarını açıklayabilecek, |
| 3 | FPGA’lari kullanarak sayısal sistemleri tasarlayabilecek, |
| 4 | VHDL dilini açıklayabilecek, |
| 5 | Hedef donanım bağlamında iyi sayısal tasarım pratiklerini açıklayabilecek, |
Öğretim Sistemi
Birinci Öğretim
Dersin Ön Koşulu Olan Dersler
Ders İçin Önerilen Diğer Hususlar
[Yok]
Dersin İçeriği
Tasarım Kavramları, Mantık Devrelerine Giriş, Teknoloji Gerçeklenmesi, FPGA’e Giriş, VHDL’e Giriş: Gerekenler, Sayısal Gösterim ve Aritmetik Devreler, Kombinasyonel Devrelerin Temel Blokları, FPGA’lar için Tasarım
Haftalık Ayrıntılı Ders İçeriği
| Hafta | Konular (Teorik) | Öğretim Yöntem ve Teknikleri | Ön Hazırlık |
|---|---|---|---|
| 1 | Programlanabilir Mantık Elemanlarına genel bir bakış, CPLD ve FPGA ler, FPGA mimarisi | ||
| 2 | FPGA Tabanlı sayısal tasarıma giriş | ||
| 3 | Donanım tanımlama dilleri: Verilog ve VHDL | ||
| 4 | VHDL diline giriş | ||
| 5 | VHDL diline giriş | ||
| 6 | Xilinx Vivado ile sayısal tasarıma giriş | ||
| 7 | Xilinx Vivado ile sayısal tasarıma giriş | ||
| 8 | Xilinx Vivado ile sayısal tasarıma giriş | ||
| 9 | Proje oluşturma, kaynak dosyası ekleme | ||
| 10 | Modelleme yöntemleri: Veriakışı, yapısal ve davranışsal yöntemler | ||
| 11 | Proje Sunumları | ||
| 12 | Proje sunumları | ||
| 13 | Proje Sunumları | ||
| 14 | Proje Sunumları |
Ders Kitabı / Malzemesi / Önerilen Kaynaklar
1. VHDL ve Verilog ile Sayısal Tasarım Xilinx Vivado ile FPGA Uygulamaları Destekli, Burak Kelleci (Seçkin Yayıncılık) 2. VHDL İle Sayısal Tasarım Ve FPGA Uygulamaları, Mehmet Ali ÇAVUŞLU, Mehmet Muzaffer KÖSTEN (KODLAB) 3. Course materials supplied by Xilinx University Program (https://www.xilinx.com/support/university.html) 4. Fundamentals of Digital Logic with VHDL Design by S. Brown and Z. Vranesic, Third edition, McGraw Hill, 2009.
Planlanan Öğrenme Aktiviteleri ve Metodları
Değerlendirme
| Yarıyıl (Yıl) İçi Etkinlikleri | Adet | Değer |
|---|---|---|
| Quiz | 2 | 60 |
| Ev Ödevi | 1 | 40 |
| Toplam | 100 | |
| Yarıyıl (Yıl) Sonu Etkinlikleri | Adet | Değer |
| Final Sınavı | 1 | 100 |
| Toplam | 100 | |
| Yarıyıl (Yıl) İçi Etkinlikleri | 40 | |
| Yarıyıl (Yıl) Sonu Etkinlikleri | 60 | |
Staj Durumu
İş Yükü Hesaplaması
| Etkinlikler | Sayısı | Süresi (saat) | Toplam İş Yükü (saat) |
|---|---|---|---|
| Final Sınavı | 1 | 2 | 2 |
| Quiz | 2 | 2 | 4 |
| Derse Katılım | 14 | 3 | 42 |
| Bireysel Çalışma | 5 | 6 | 30 |
| Final Sınavı içiin Bireysel Çalışma | 1 | 6 | 6 |
| Quiz için Bireysel Çalışma | 2 | 6 | 12 |
| Ev Ödevi | 6 | 6 | 36 |
| Toplam İş Yükü (saat) | 132 | ||
Program ve Öğrenme Çıktıları İlişkisi
| PÇ 1 | PÇ 2 | PÇ 3 | PÇ 4 | PÇ 5 | PÇ 6 | PÇ 7 | PÇ 8 | PÇ 9 | PÇ 10 | PÇ 11 | |
| ÖÇ 1 | 2 | 3 | 4 | 4 | 5 | ||||||
| ÖÇ 2 | 3 | 4 | 5 | ||||||||
| ÖÇ 3 | 3 | 3 | 4 | 4 | 3 | 2 | |||||
| ÖÇ 4 | 4 | 2 | 4 | 5 | 5 | 4 | 4 | ||||
| ÖÇ 5 | 2 | 4 | 4 |
* Katkı Düzeyi : 1 Çok düşük 2 Düşük 3 Orta 4 Yüksek 5 Çok yüksek